Problema 1 :
 
    Sa se sintetizeze un dispozitiv logic ce realizeaza operatiile :
 
y = { x + 1 ; k = 0
    { x + 2 ; k = 1
 
x = x2x1x0 - vectorul variabilelor de intrare
y = y2y1y0 - vectorul variabilelor de iesire
k = variabila de control
 
Restrictii :
0 <= y < 111 (da , strict mai mic)
x != 001 si x != 110
 
Cerinte :
a) tabela de adevare
b) sinteza functiei y2 (se va verifica solutia cu, cost minim si se vor folosi doar porti AND, OR, NOT)
c) implementarea functiei y0 cu MUX4151 unde variabilele de selectie sunt :
    Si = xi ; i = 0,1,2 
d) implementarea dispozitivului folosind un sumator CDDB 483

PROBLEMA 2:
Fie un sistem secvential cu schema din fig1 :
 
      h ___
           |
          _|_________
         |          |
  S  --->|      SS  | --->Z
         |__________|
              fig .1(sper ca o intelegeti :P)

         __    __      __    __    __    __    __    __
h    ___|  |__|  | ...|  |__|  |__|  |__|  |__|  |__|  |__
           :     :       :     :     :     :     :     :
         __:_____:_ ... _:_    :     :     :     :     :
S    ___|                  |________________________
           :     :       :     :     :     :     :     :
            ______ ... _________      ___________
Z     _____|                    |____|           |_______
 
cam asa arata graficul :D .
 
a) identificare stari cu tabela de fluenta
b) graful de fluenta, matricea de intrare/iesire
c) sinteza sistemului.Se vor folosi circuite bistabile de tip J K active de front negativ si un bistabil de tip D pentru variabila de stare cu rangul cel mai putin samnificativ CBB D pt Y0 pe front pozitiv.
Resctrictii:
 - Toate starile introduse suplimentar vor comuta in stari indiferente var. de iesire avand valoarea 0 .
 - Pentru memorarea var. interne se va folosi un CBB D activ pe front pozitiv, iar la iesiri bistabili de tip JK.
 - Pentru implementarea str. logice ce genereaza var J1 K1,J2 K2, D0, Z se vor folosi circ de tip AND, OR, NOT.



 Subiect 1
Se da un CLC care are la intrare o var x=x2x1x0 si o variabila de selectie k iesirea circuitului fiind y=x+1 pt k=0 sau y=x+2 pt k=1 y=y2y1y0  000<=y<111 si  x=001 sau 110 nu se ia in considerare (Enuntul era mai incalcit dar asta reiesea din el).
Se cere:
a) tabela de adevar
b)implementare optimala y2 cu porti AND,OR,NOT
c)implementare y0 cu MUX 4151 cu var de selectie x2,x1,x0
d)implemenatre CLC cu sumator CDB483
 
Subiect 2
(Aici e mai greu)
Se da un semnal de clock h pe activ pe front negativ un semnal s si un semnal z la acestea era atasata o figura pe care nu prea am cum sa o pun aici dar era ceva de genul din cursul 10 pg 3 (pt cei care au cursurile de la Alina) si cam atat cu enuntul mai erau niste restrictii dar alea nu le mai tin minte si se putea face problema f bine si fara alea(dak as fi stiut cum?!?).
SE cere:
a) identificare stari,matrice tranzitie 
b)graf fluenta,matrice fluenta
c)implementare cu bistabile Ji,Ki (pt y2,y1 asta am dedus eu adik j2,k2 j1,k1) active pe front negativ si implementare cu bistabil D pt y0 activ pe front pozitiv.
 
Indicatii nu prea am ce sa va dau deoarece nu am stiut prea multe oricum dak o sa vedeti figura sa de la problema doi a zis pofu la sf ca erau 6 stari (ghinion mie mi-au dat 5) si celelate stari din decodificare respectiv 7 adik si 8 erau tratate cu indiferenta.